VHDL design and FPGA implementation of weighted majority logic decoders

TitreVHDL design and FPGA implementation of weighted majority logic decoders
Publication TypeConference Paper
Year of Publication2011
AuthorsM. Haroussi, E, Ayoub, F, Belkasmi, M
Conference NameInternational Conference on Multimedia Computing and Systems -Proceedings
URLhttps://www.scopus.com/inward/record.uri?eid=2-s2.0-79961233273&doi=10.1109%2fICMCS.2011.5945599&partnerID=40&md5=07df2e3fcbba980a7e899b84c1e869ff
DOI10.1109/ICMCS.2011.5945599
Revues: 
SCOPUS

Partenaires

LIENS UTILES

Localisation

Lien Google Maps

Location map

Suivez-nous sur

         

    

Contactez-nous

ENSIAS

Avenue Mohammed Ben Abdallah Regragui, Madinat Al Irfane, BP 713, Agdal Rabat, Maroc

  Télécopie : (+212) 5 37 68 60 78

  Secrétariat de direction : 06 61 48 10 97

        Secrétariat général : 06 61 34 09 27

        Service des affaires financières : 06 61 44 76 79

        Service des affaires estudiantines : 06 62 77 10 17 / n.mhirich@um5s.net.ma

        CEDOC ST2I : 06 66 39 75 16

        Résidences : 06 61 82 89 77

Contacts

    

Education - This is a contributing Drupal Theme
Design by WeebPal.